Altera FPGA Max10 memiliki 4 PLL yang tersedia (1-4).

Pertanyaan: Apakah ada cara untuk menentukan PLL mana yang dapat saya gunakan untuk desain saya atau bagaimana Quartus memilih PLL?

Dan input jam mana untuk PLL spesifik yang harus saya gunakan untuk ADC1 ketika saya memiliki dua opsi di bank yang sama?

enter image description here

Terima kasih!

1
Norick 17 Agustus 2016, 09:30

1 menjawab

Jawaban Terbaik

Dalam file Altera .qsf Anda dapat menentukan penempatan untuk PLL yang dipakai, menggunakan:

set_location_assignment PLL_{number} -to "{path}"

Misalnya.:

set_location_assignment PLL_1 -to "my_module:my_module_e|pll"

Tetapi penempatan khusus bukanlah suatu keharusan, dan dapat diserahkan kepada alat penempatan, kecuali ada beberapa persyaratan khusus, seperti batasan dan batasan kecepatan atau ukuran.

3
Morten Zilmer 17 Agustus 2016, 10:29
Terima kasih atas jawabannya - akhirnya saya tahu cara menentukan PLL. Input jam mana yang harus saya gunakan untuk PLLx ketika saya harus mencatat sumber jam di bank yang sama?
 – 
Norick
17 Agustus 2016, 10:14
Lihat Panduan Pengguna untuk pemilihan input jam, karena mungkin ada batasan khusus. Namun, mengapa Anda memiliki dua input clock; kecuali karena suatu alasan, hapus salah satunya.
 – 
Morten Zilmer
17 Agustus 2016, 10:28
Jika saya menentukan dalam file .qsf PLL apakah saya juga perlu menetapkan PLL dengan editor penugasan terlebih dahulu?
 – 
Norick
17 Agustus 2016, 12:48
Editor tugas adalah editor visual untuk file .qsf, sehingga Anda dapat menggunakan editor tugas untuk memperbarui file .qsf, jika Anda tidak ingin melakukannya secara manual.
 – 
Morten Zilmer
17 Agustus 2016, 14:01
OK mengerti..! Pertanyaan sederhana terakhir: Jika Anda memiliki FPGA-CLK, apakah wajib untuk mengatur sinyal jam ini sebagai jam global atau dilakukan secara otomatis? Jika saya perlu mendeklarasikan jam global, apakah itu juga dilakukan dengan editor tugas? Terima kasih sebelumnya
 – 
Norick
17 Agustus 2016, 14:55